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錦です。

Wccftechが伝えるZen 4 CPUの話です。Zen 4 CPUは「Intel Hybrid Technology」に対抗するための構造を備えている可能性があることがわかりました。

Zen 4
- AMDのbig.LITTLE
スタック
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Zen 4

Zen 4はZen 3およびZen 3+の後継となるアーキテクチャで、一応メジャーアップデートということになっています。で、今回はそのコア構成のお話です。

Intelは「Alder Lake」で「Intel Hybrid Technology」を採用しました。これは、高性能・大電力のCore系統「Golden Cove」と、高効率・省電力のAtom系統「Gracemont」を一つのパッケージで組み合わせることによって、メインのタスクを高性能コアが処理し、OSなどのバックグラウンドの処理を高効率コアが処理することにって、メインのタスクが高性能なCPUを独占できるし、メインのタスクが低負荷なら省電力でCPU自体が駆動し、電力効率が大幅に効率するというものです。

AMDのbig.LITTLE

Intel Hybrid Technologyのような構造が採用されたのはIntelよりもArmが先で、今の Apple、 Qualcomm、 MediaTek、 SamsungのSoCはすべて高性能コア＋高効率コア、何ならもっと高性能コアより高速なプライマリコアという異なるアーキテクチャを持つCPUコアを混載する事によって効率性を高めています。実際、これによって、低負荷時には大きな消費電力を要求するCPUコアをスリープさせることが出来、Armがメインとしているスマホや小型デバイスにおいての省電力に大きく貢献しています。Armではこの構造をbig.LITTLEとよく呼ばれます。

big.LITTLEといいIntel Hybrid Technologyといい、高性能コアと高効率コアというのは基本的にアーキテクチャが異なるというのが基本的です。例えば、Intelの場合、前述でも申し上げたとおり、高性能コアがCore系統の「Golden Cove」、高効率コアがAtom系統の「Gracemont」となっていますし、Arm SoCの場合、プライマリコアに「Cortex-X1」、高性能コアに「Cortex-A710」、高効率コアに「Cortex-A510」をそれぞれ採用しています。

で、今回の情報はAMDもこのbig.LITTLEのような構造を検討しているという話。特に今年後半に登場すると見られている「Raphael」を始めとしたZen 4 CPUでも採用が始まるかもしれません。

AMDのbig.LITTLEはほかのメーカーとはは若干異なり同じアーキテクチャで実現します。

具体的にお話しますと、チップレットあたり16コアのCPUを搭載し、そのうち8コアは「Priority」（優先）コアとしてフルのTDPの170Wで駆動しますが、残りの8コアは「LTDP」コアとして30Wで駆動するそうです（Zen 4ではTDPが170Wに大幅に向上することが期待されています）。つまり、「Priority」コアが高性能コア、「LTDP」コアが高効率コアとなるようです。

で、このbig.LITTLEの動作方法も明らかになっています。LTDPコアは、Priorityコアの利用率が100%に達したときのみ動作するようです。

	最高	高性能	高効率
Apple M1		Fire Storm	Ice Storm
Snapdragon 8	Cortex-X2	Cortex-A710	Cortex-A510
Alder Lake		Golden Cove	Gracemont
Zen 4		Zen 4 Priority	Zen4 LTDP

ただ、このbig.LITTLEが今後も継続するとは見られておらず、すでにRaphaelの後継、Zen 5世代では、高性能コアにZen 5を、高効率コアにZen 4cを混載したものになると見られています。また、Zen 4でも、Ryzenラインナップでのみ採用されると言われており、実際にこれが有効に鳴るのはRaphaelと、APUのPhoenixにとどまるでしょう。実際、Zen 4世代のEPYC「Genoa」「Bergamo」がすでに発表されており、これらについてもCESで明らかになるでしょう。

スタック

そして、構造と一緒にお話すべきなのは、スタックです。

AMDは3D V-Cacheについて、CESでRyzen 5000Xにも導入すると見られていますが、その後継となるRaphaelにも導入されるそう。

で、Raphaelのダイ構成については、PriorityコアとL2キャッシュ、LTDPキャッシュが水平方向に配置され、LTDPコアの上に64MB L3キャッシュとして3D V-Cacheがスタックされるそう。これは一つのチップレットの話なので一つのパッケージで最大128MB L3キャッシュが搭載されることになるそうです。